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华为：韬定律不是简单把几颗芯片叠在一起
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- 荷鲁斯快报
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华为近日就“韬定律”发布官方技术解读，明确其并非外界所误读的简单将几颗芯片物理叠在一起。华为半导体业务无线终端芯片产品管理部部长徐松余公开表示，逻辑折叠技术不是在封装阶段把多颗芯片堆叠起来，而是在芯片设计的最初阶段就以三维视角完成整套系统设计。该技术将不同功能的逻辑电路分布在三维空间中最适配的位置，并把多颗DIE当成一整块完整芯片进行全链路协同设计。其目标是通过缩短信号走线、拉高晶体管密度，取得性能和功耗表现的双重收益。
外界对“韬定律”最大的误读，集中在“简单堆叠”这一理解上。华为官方定义显示，逻辑折叠的核心并非物理层面的多芯片叠加，而是从设计源头重构芯片内部逻辑电路的空间关系。徐松余此次技术解读，正是为了澄清这一认知偏差。按照华为的说法，只有把多颗DIE作为完整芯片来协同设计，才能实现信号走线缩短和晶体管密度提升。
目前，逻辑折叠技术已经落地到量产产品。华为麒麟9050系列单颗芯片拥有超过5000万混合键合点，有效信号互连数量超过500万。相比前代产品，其晶体管密度直接提升53.5%。这一变化换算到实际使用体验中，意味着性能和能效的显著提升。
在具体产品表现上，麒麟9050 Pro的CPU主频提升12.7%，CPU大核能效提升41%。其GPU性能提升40%，GPU能效提升45%。同时，NPU算力提升140%，NPU能效提升66%。这些数据覆盖CPU、GPU和NPU多个核心单元，显示出逻辑折叠技术在量产芯片上的综合收益。
作为逻辑折叠技术最核心的支撑技术，混合键合的工艺精度直接决定最终折叠效果。华为方面公开说明，要实现有效的逻辑折叠，混合键合的间距同芯片顶层金属的间距比值必须小于3。麒麟9050 Pro的顶层金属间距为720nm，对应的键合间距必须小于2微米。目前华为已经把相关工艺精度做到1.5微米，2027年就能把键合间距推进到1微米，后续这项工艺还会持续迭代优化。
当键合间距和顶层金属间距的比值达到1比1之后，芯片内部的信号关键传输路径就会大幅缩短，能效表现会再上一个新台阶。与此同时，间距缩小之后还能容纳数量更多的高速信号通道。新增的大量互联路径，将支撑实现复杂度更高的逻辑折叠设计。这意味着混合键合精度不仅影响当前产品，也决定后续技术演进的空间。
徐松余还特别对外透露，定位下一代的麒麟2027芯片目前已经研发就绪。截止到公开解读发布时，所有项目的测试结果全部符合预期。他表示，逻辑折叠这条技术路线，未来十年的持续迭代演进完全具备可行性。这一表态为华为后续芯片在性能、能效和互联能力上的继续提升提供了方向。
